チップパッケージの進歩により、企業はより多くのコンポーネントを顧客に提供できるようになり、競争上の優位性を獲得

抽象的な

急速に進化する半導体技術の分野では、チップ パッケージングは​​、より小型で高速かつ強力な電子デバイスの作成を可能にする上で極めて重要な役割を果たしています。デバイスの機能向上に対する需要が高まるにつれて、企業は限られたフォーム ファクター内でより多くのコンポーネントを顧客に提供しなければならないというプレッシャーに常にさらされています。このホワイト ペーパーでは、2.5D および 3D パッケージング、先進材料、異種統合などのチップ パッケージングの最近の進歩について検討し、パフォーマンス、サイズ、電力効率を犠牲にすることなく、より多くのコンポーネントを顧客に提供できるようにすることで、企業が競争上の優位性を獲得する方法を説明します。

導入

半導体パッケージは、集積回路が単純なプラスチックやセラミックのパッケージに収められていた初期の頃から長い道のりを歩んできました。今日、チップパッケージはイノベーションの重要な推進力となり、企業はますます小型化するフォームファクタ内でより多くのコンポーネントと機能を顧客に提供できるようになりました。この競争上の優位性は、半導体デバイスの密度、性能、効率を向上させる技術の進歩の組み合わせによって実現されています。

チップパッケージングの進歩の必要性

より小型で、より強力で、機能豊富な電子機器に対する需要は、かつてないほど高まっています。この需要により、半導体メーカーは、パフォーマンス、サイズ、電力効率を犠牲にすることなく、より多くのコンポーネントを収容できるチップを提供するという大きなプレッシャーにさらされています。従来のパッケージング技術には、追加コンポーネントの統合を妨げる制限があります。

歴史

伝統的な包装技術

1950 年代に誕生し、現在でも使用されているワイヤボンド技術は、プリント回路基板 (PCB) を集積回路のシリコン スクエア (ダイ) に接続する相互接続方法として機能します。この接続は、はんだボールと細い金属ワイヤによって確立されます。ワイヤボンディングは従来のパッケージ チップよりもスペースをとらず、比較的長い距離の接続が可能ですが、高温、高湿度、温度サイクルの条件下では故障しやすくなります。さらに、各ボンドを順番に形成するプロセスは複雑になり、製造が遅くなる可能性があります。

パッケージング技術における最初の大きな進歩は、1990 年代半ばにフリップ チップによって実現しました。この方法では、ダイは下向きに使用され、ダイの表面積全体が、PCB とダイ間の結合を確立するはんだ「バンプ」を介して相互接続に使用されます。この構成により、フォーム ファクタまたはハードウェア サイズが小さくなり、信号伝播速度が速くなるため、送信機から受信機への信号伝送が速くなります。フリップ チップ パッケージングは​​現在、最も普及しコスト効率に優れた技術であり、主に中央処理装置、スマートフォン、および無線周波数システム イン パッケージ ソリューションで使用されています。フリップ チップには、コンパクトな組み立てや高温への耐性などの利点がありますが、非常に平坦な表面に配置する必要があり、簡単に交換できません。

図1: 半導体パッケージの歴史

出典: AnySilicon

ウェーハレベルパッケージング

従来のパッケージング プロセスでは、シリコン ウェーハは最初に個々のチップに分割され、その後、電気的接続が構築されたプリント回路基板 (PCB) に取り付けられます。これに対して、ウェーハ レベル パッケージングは​​、ウェーハ レベルで電気的接続と成形を確立してから、レーザーを使用してチップをセグメント化するという異なる方法で動作します。チップ構成に関するウェーハ レベル チップ スケール パッケージング (WLCSP) とフリップ チップの主な違いは、WLCSP ではダイと PCB の間に基板がないことです。代わりに、再配線層 (RDL) が基板の代わりとなり、パッケージがよりコンパクトになり、熱伝導性が向上します。

図2: ウェーハレベルパッケージング

出典: AnySilicon、IEEE

ウェーハレベル パッケージングは​​、ファンインとファンアウトの 2 つの主なタイプに分類できます。ファンイン ウェーハレベル パッケージングは​​、通常、低価格の携帯電話の基本技術要件に使用され、再配線層 (RDL) はダイの中心に向けられています。一方、2007 年に導入されたファンアウト パッケージングでは、RDL とはんだボールがダイの寸法を超えて拡張されるため、チップはスリムなプロファイルを維持しながら、より多くの入力と出力に対応できます。ファンアウト パッケージングには、コア、高密度、超高密度の 3 つのバリエーションがあります。コア パッケージングは​​、主に、無線周波数やインフォテインメント チップなど、最先端の技術を必要としない自動車やネットワーク アプリケーションで使用されています。高密度および超高密度のバリエーションは、モバイル アプリケーションで広く使用されており、特定のネットワークおよび高性能コンピューティング アプリケーションへの拡大が期待されています。台湾セミコンダクター マニュファクチャリング カンパニー (TSMC) は、ウェーハレベル チップ スケール パッケージ (WLCSP) の世界最大の製造業者という名誉を持っています。

ウェーハレベルパッケージング市場は、2021年から2028年の予測期間に21.0%の成長率で成長すると予想されています。ウェーハレベルパッケージング市場レポートでは、マイクロエレクトロニクスデバイスにおける回路の小型化の必要性が差し迫っているため、現在成長している成長を分析しています。

この研究の詳細については、 https://www.databridgemarketresearch.com/reports/global-wafer-level-packaging-market

図3: ファンインとファンアウトのパッケージタイプ

出典: AnySilicon、IEEE

過去 10 年間で、スタックされたウェハレベル チップスケール パッケージ (WLCSP) の分野で大きな進歩がありました。この進歩により、1 つのパッケージ内に複数の集積回路を組み込むことが可能になり、ロジック チップとメモリ チップを統合する異種結合と、メモリ チップのスタックの両方が可能になります。

2.5D スタッキングの場合、2 つ以上のチップが、ダイ間の接続を容易にするインターポーザを使用して横並びに配置されます。使用されるインターポーザの種類に応じて、2.5D スタッキングにはさまざまなカテゴリがあります。

• シリコンインターポーザには、シリコンダイまたはウェーハを貫通する垂直の電気接続であるシリコン貫通ビア（TSV）を使用する必要があります。シリコンインターポーザは、10年以上前から市場に出回っている成熟した技術ですが、シリコンのコストは高く、フロントエンド技術と製造能力が必要です。TSMCのCoWoS-S（基板上のウェーハ上のチップ）は、この市場で有力な存在です。
• シリコンブリッジは比較的新しいものです。これらの構造は、従来のシリコンインターポーザと比較してシリコンの量が少なく、より薄いプロファイルを実現して消費電力を削減し、設計の柔軟性を高めます。従来のシリコンインターポーザに対する利点は、高度なシステムレベルの統合を可能にする能力にあり、人工知能（AI）などの高性能コンピューティング（HPC）に適しています。代表的な技術には、IntelのEMIB（組み込みマルチダイインターコネクトブリッジ）やTSMCのCoWoS-Lがあります。
• 再配線層（RDL）はインターポーザとしても機能します。この技術の主な強みは、RDLを作成するために使用されるフォトリソグラフィープロセスにより微細パターン化が可能になり、速度の向上と放熱が改善されることです。TSMCのCoWoS-R（チップオンウェーハオン基板RDL）は、大量生産を開始する準備ができています。
• ガラスはインターポーザーの次世代素材として台頭しています。低コスト、高周波帯域での電力損失が最小限などの利点があります。ただし、市場での採用が実現するまでには時間がかかる可能性があります。

3D スタッキングの分野では、インターポーザーの有無にかかわらず、複数のチップが互いに積み重ねられます。3D スタッキングには主に 2 つのタイプがあります。

• 最も一般的なタイプは、マイクロバンプ（µバンプ）を備えたシリコン貫通ビア（TSV）です。
• 新たな代替案として、バンプレスハイブリッドボンディングが挙げられます。これは、誘電体ボンドと埋め込まれた金属を介して相互接続を確立するものです。このアプローチは現在、主にメモリメーカーによって検討されています。

従来のパッケージの限界

• サイズの制約: シングルチップパッケージなどの従来のパッケージング方法にはサイズ制限があり、特にスマートフォンやウェアラブルなどの小型デバイスでは、より多くのコンポーネントを収容することが困難です。
• 放熱: チップの密度が増すにつれて、放熱が大きな問題になります。過熱はパフォーマンスの低下やチップの故障につながる可能性があります。
• 信号干渉: 複数のコンポーネントが密集すると、信号干渉が発生し、デバイスの全体的なパフォーマンスに影響を与える可能性があります。
• 制限されたI/O: 従来のパッケージングでは、入出力（I/O）接続の数が制限されることが多く、より多くのコンポーネントを統合する能力が制限されます。

チップパッケージの進歩

これらの制限に対処し、競争上の優位性を獲得するために、半導体企業は高度なチップ パッケージング技術に投資してきました。近年、いくつかの重要な進歩が生まれています。

インターポーズ + 基板

高度なパッケージングを可能にする基礎となるのがインターポーザーです。これらの薄い基板は、個々のダイを配置するベースと、メインのパッケージング基板に接続するための小さな相互接続を提供します。これらの高度なパッケージで使用されるインターポーザーは、次の 3 つの材料で作られています。

• シリコンは、シリコン貫通ビア（TSV）を使用してパッケージ基板への接続を形成します。
• 有機再分配層（RDL）と呼ばれることもある有機材料
• 最新の先進製品に求められるようになったガラス

図 4: インターポーズ + 基板

出典: SMG

2.5Dおよび3Dパッケージング

2.5D および 3D パッケージング テクノロジでは、シリコン貫通ビア (TSV) を使用して複数のチップを上下または隣接させて積み重ね、層間の通信を可能にします。これらのテクノロジには、次のようないくつかの利点があります。

• より高いコンポーネント密度: チップを積み重ねることで、より多くのコンポーネントを1つのパッケージに統合でき、パッケージサイズを大幅に増やすことなく機能性を高めることができます。
• パフォーマンスを向上させた： スタックされたチップ間の相互接続が短くなると、信号遅延が短縮され、全体的なパフォーマンスが向上します。
• 強化された放熱: 3Dパッケージでは、1つのチップから発生する熱を複数の層に分散できるため、熱をより効率的に放散できます。
• 異種統合: プロセッサ、メモリ、センサーなどの異なるタイプのチップを積み重ねて、高度に統合された多機能パッケージを作成できます。

図 5: 左: フリップチップ パッケージングのコンセプト。中央: インターポーザー上の 2.5D 統合。右: インターポーザー上の 3D 統合。

出典: eInfochips

先端材料

チップパッケージの性能と効率を向上させるために、新しい材料が開発されました。

• 低誘電率誘電体: 低誘電率誘電体はチップ内の信号伝播遅延とエネルギー消費を削減します
• 熱伝導材料: 改良された熱伝導材料は熱をより効率的に放散し、過熱を防ぎます。
• フレキシブル基板: フレキシブル基板は、フレキシブルディスプレイやウェアラブルなどのアプリケーション向けに、曲げられるコンフォーマルパッケージの作成を可能にします。

異種統合

異種統合では、CPU、GPU、AI アクセラレータ、センサーなど、異なるタイプのチップを 1 つのパッケージに組み合わせます。このアプローチには、次のようないくつかの利点があります。

• 簡素化されたデバイス設計: メーカーは、複数の機能を備えた高度に統合されたデバイスを作成し、外部コンポーネントの必要性を減らすことができます。
• 電力効率の向上: 特殊なチップを1つのパッケージにまとめると、個別のコンポーネントに比べて消費電力を削減できます。
• コスト削減: 複数のコンポーネントを1つのパッケージに統合することで、製造コストを削減できます。

パッケージオンパッケージ (PoP)

パッケージ オン パッケージ (PoP) の概念は、積み重ねられた BGA のセットに似ています。複数のパッケージが BGA フットプリントで構築され、連続する基板層に垂直に積み重ねられます。理論的には、これにより、複数の PCB を積み重ねるのと同様に、既存のパッケージを別のパッケージの上に直接統合できます。最下位レベルのボール アレイは PCB にはんだ付けされ、パッケージの残りの部分へのアクセスを提供します。

図6: パッケージオンパッケージ (PoP)

出典: MADPCB

• システムインパッケージ (SIP)

これは特定のパッケージ構造というよりは、設計方法論またはパッケージ設計の種類です。すべてのシステム イン パッケージ (SIP) は、特定の設計コンセプトに従います。つまり、パッケージにはできるだけ多くのコンポーネントを統合して、多くの場合特定のアプリケーション向けに設計されたシステム全体が含まれるようにします。

高度なコンポーネントの SIP には、次の要素のいずれかが存在する可能性があります。

• 高帯域幅メモリを含むメモリ
• RFまたはアナログインターフェース
• 電源管理ブロック
• 1つ以上の処理コア
• 特定のアプリケーション向けの特殊な DSP ブロック

新しいコンポーネントの中には、高度な再構成可能ロジックを備えた SIP または SoC として設計されているものもあります。つまり、パッケージに FPGA コプロセッサが実装されているということです。これにより、コンポーネント設計者は SIP を最終製品に合わせて柔軟にカスタマイズできるだけでなく、製品が現場に導入された後に再構成可能であることを警告することもできます。

図7: システムインパッケージ (SIP)

出典: AnySilicon

最後に、システム オン チップ (SoC) と SIP を区別します。SoC も SIP ですが、単一のチップとしてのみ存在し、インターポーザとして設計されていない場合があります。このため、一部の SoC 製品は、従来のパッケージング、またはインターポーザと基板を備えた統合パッケージングで配置されます。SIP も SoC に見られる統合を提供しますが、上記の複数のコンポーネントとの統合タイプを実装します。

Data Bridge Market Research の分析によると、システム イン パッケージ (SIP) 市場は 2021 年に 235 億 1,000 万米ドルと評価され、2022 年から 2029 年の予測期間中に 9.85% の CAGR を記録し、2029 年には 498 億 4,000 万米ドルに達すると予想されています。Data Bridge Market Research チームがまとめた市場レポートには、詳細な専門家による分析、輸入/輸出分析、価格分析、生産消費分析、ペストル分析が含まれています。

https://www.databridgemarketresearch.com/reports/global-system-in-package-sip-market

市場の動向

市場の拡大は、自動車の OEM (Original Equipment Manufacturer) や家電メーカーなどのエンド カスタマーに大きく依存しています。ますます多くのエンド カスタマーが、高度なパッケージングを専門とするプロバイダーを積極的に探しています。この需要は、特に自動運転車などのアプリケーションで、高速で信頼性の高いコンピューティングの必要性が高まっていることに起因しています。半導体メーカー、特にロジック統合デバイス メーカー (IDM) とファウンドリにとって、高度なパッケージングは​​重要な競争上の優位性となります。価値の高いファブレス半導体顧客を引き付け、維持するために、メーカーは高度なパッケージング ソリューションの開発における共同作業に積極的に取り組む必要があります。ファブレス半導体企業は、大規模生産が開始されるまでチップ計画プロセスを完全に管理しますが、メーカーが価値を提供する機会は残っています。共同開発の取り組みは通常、チップ アーキテクチャ設計フェーズと設計検証のための初期シャトル ラン中に行われます。このような共同作業の必要性は、より高性能なチップに対する需要の高まりと、高度なパッケージング技術によるチップ設計の複雑さの増大により、高まると予想されます。

• 2016年、TSMCは、主要顧客と緊密に協力して、主にワイヤレスアプリケーション向けの革新的な統合ファンアウト（InFO）ウェハレベルシステムをリリースしました。最近では、InFO AiP（アンテナインパッケージ）やInFO PoP（パッケージオンパッケージ）などの派生製品がリリースされ、ネットワークやHPCなどの他のアプリケーションにも拡大しています。

ファーストフォロワーは、市場リーダーに追いつこうとすると、大きな課題に直面する可能性があります。これは主に、自社製品をサポートするのに必要な生産量を顧客に保証するために、多額の技術投資が必要になるためです。さらに、ファーストフォロワーは、ファンアウトや 2.5D パッケージングの研究開発 (R&D) レベルのパッケージング技術を持っているかもしれませんが、高い生産歩留まりを達成するために重要な要素である生産経験が不足しているのが一般的です。

これらの課題に対処するには、パッケージング企業は開発の初期段階で積極的にアンカー顧客を探す必要があります。設計段階から自社を高度なパッケージング ソリューションの製造に積極的に協力するパートナーとして位置付けることが、顧客獲得の鍵となります。

高度なパッケージングには、エンドユーザーのソフトウェアとハ​​ードウェアの両方のアーキテクチャの変更が必要です。したがって、初期のアーキテクチャ計画段階でパッケージング設計を検討する必要があります。この段階でバックエンド プロバイダーからのサポートにより、高度なパッケージングを導入する際の負担を軽減できます。顧客が高度なパッケージング ベンダーを選択すると、将来のプロジェクトでもそのベンダーとのパートナーシップを継続する可能性が高くなります。

設計能力を強化するために、企業は設計会社と協力したり、設計会社に投資したりすることができます。これらの設計会社は、知的財産 (IP) の開発、設計、製造を含むチップ製造プロセス全体を通じて重要な役割を果たします。IP プールを所有することで、顧客の設計要件を迅速に満たすことができ、冗長な設計やリソースの支出を回避できます。設計会社は、レジスタ転送レベルの設計、高レベルの機能記述、ロジック テスト、配置配線サービスなど、包括的なフロントエンドおよびバックエンド サービスを提供する必要があります。

チップメーカーにとって、設計能力を確保し、設計からウェーハ製造、パッケージング、テストまでをカバーするターンキー ソリューションを提供することも、潜在的に価値のある提案です。この総合的なサービスにより、お客様は半導体に関するニーズを満たす便利なワンストップ ソリューションを利用できます。

製造に関しては、メーカーが 2.5D および 3D パッケージングで習得しなければならない 2 つの極めて重要な技術的能力があります。2.5D パッケージングでは、シリコン、再配線層 (RDL)、ガラスなどの新しい材料と製造方法を組み込んだ新しいインターポーザ ソリューションを扱う能力が必要です。3D パッケージングの場合、最新技術であるハイブリッド ボンディングでは、さまざまな物質にわたって均一な平坦性を確保し、ディッシングを防ぐために、化学機械平坦化が必要です。さらに、装置と専門知識の両方でディスクからウェーハへの機能を通じて高い相互接続精度を実現することが不可欠です。

高度なチップパッケージングによる競争優位性

高度なチップパッケージング技術の採用により、企業は大きな競争優位性を獲得できます。

• 製品の差別化: 企業は、同じフォームファクタ内でより多くの機能を提供することで自社製品を差別化し、強化された機能を求める顧客を引き付けることができる。
• コンパクトなフォームファクター: より多くのコンポーネントを搭載した小型パッケージにより、より洗練されたコンパクトなデバイス設計が可能になり、携帯性と美観を重視する消費者にアピールできます。
• パフォーマンスの向上: 高度なパッケージング技術によって実現されるパフォーマンスと電力効率の向上は、パフォーマンス重視の市場において企業に競争上の優位性をもたらすことができます。
• コスト削減: 異種統合やその他の高度なパッケージング方法により、製造コストを削減し、企業が競争力のある価格を提供できるようになります。

高度なパッケージングにおける大きなトレンドは、より多くの機能と回路ブロックをより小さなスペースに統合またはパックし、より高速で動作させることです。この種の機能パッケージングを容易にするために、業界では多様な機能を継続的に統合できる複数のタイプの半導体パッケージング設計が開発されています。

企業が ACP を使用して顧客にさらに多くのコンポーネントを提供し、競争上の優位性を獲得している例をいくつか紹介します。

• りんご： AppleはiPhoneにACPを採用し、Aシリーズプロセッサ、Mシリーズコプロセッサ、Face IDセンサーなどの複数のコンポーネントを1つの基板に統合しています。これにより、iPhoneのサイズと重量が軽減され、パフォーマンスが向上します。
• サムスン： サムスンはGalaxyスマートフォンにACPを採用し、Exynosプロセッサ、Mali GPU、NPUなどの複数のコンポーネントを1つの基板に統合しています。これにより、Galaxyスマートフォンのサイズと重量が削減され、パフォーマンスが向上します。
• インテル: IntelはFPGAにACPを使用して、FPGAダイ、HBM2メモリ、インターポーザなどの複数のコンポーネントを単一の基板に統合しています。これにより、FPGAのパフォーマンスが向上し、電力効率が向上します。

ACP を通じてより多くのコンポーネントを顧客に提供することで、企業は市場での競争上の優位性を獲得できます。

半導体パッケージング市場は、2021年から2028年の予測期間に約8.00％の市場成長率を記録し、2028年までに53,676.97ドルに達すると予想されています。半導体パッケージング市場に関するデータブリッジ市場調査レポートは、予測期間を通じて普及すると予想されるさまざまな要因に関する分析と洞察を提供し、市場の成長への影響を示しています。世界的なパッケージング部門の台頭により、半導体パッケージング市場の成長が加速しています。

https://www.databridgemarketresearch.com/reports/global-semiconductor-packaging-market

結論

半導体技術の進歩は急速に進んでおり、チップ パッケージングの進歩は競争優位性を獲得する上で重要な要素です。2.5D および 3D パッケージング、先進材料、異種統合などの技術により、企業はパフォーマンス、サイズ、電力効率を犠牲にすることなく、より多くのコンポーネントと機能を顧客に提供できます。これらの進歩はイノベーションを推進するだけでなく、ますますつながる世界の需要を満たす最先端のソリューションを提供する半導体企業の最前線に留まることを保証しています。チップ パッケージングのこれらの進歩を受け入れることは、進化し続ける電子機器の分野で成功を目指す企業にとって不可欠です。